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[硬件设计] modelsim仿真只有输入没有输出波形

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发表于 2019-3-12 10:52:39 | 显示全部楼层 |阅读模式
初学者仿真一个很简单的分频,不知道为啥只有输入波形没有输出的波形,输出信号就是一条红线,求指点~~tb文件和原文件如下 `timescale1ps/1ps modulediv4_vlg_tst(); regeachvec; regfin; wirefout; div4i1( .fin(fin), .fout(fout) ); initial begin #0fin=1b'0; end always#5 begin fin<=~fin; end endmodule 原始文件 modulediv4(fin,fout); input fin; output fout; regfout; reg [1:0]q; always@(posedgefin) begin if(q==1) begin q<=0; fout=~fout; end else q<=q+1; end endmodule
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发表于 2019-3-17 13:20:08 | 显示全部楼层
div4中输出端口fout定义为reg型,需要给一个初始值。
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发表于 2019-7-17 11:03:14 | 显示全部楼层
我也遇到类似问题,在板子上能跑,但是写的仿真没有输出,就是一条红线
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发表于 2019-7-17 22:00:23 | 显示全部楼层
一般要有个复位信号,用那个复位给fout赋初值
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发表于 2019-7-19 22:24:16 | 显示全部楼层
请赋初值,仿真前加激励信号。
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发表于 2019-7-25 17:53:01 | 显示全部楼层
程序的问题很多,always模块不要用always@(posedgefin),实际应用中不允许随便用一个普通信号的上升沿来作为always模块的触发条件。我写了个clk的4分频,你看看吧 modulet5( //Systemsignals inputclk, inputrst_n, //frequencydividersignals outputregclk_div4 ); reg[1:0]cnt; //clk_div4 always@(posedgeclkornegedgerst_n)begin if(~rst_n) clk_div4<='b0; elseif(cnt=='d1) clk_div4<=~clk_div4; end //cnt always@(posedgeclkornegedgerst_n)begin if(~rst_n) cnt<='d0; elseif(cnt=='d1) cnt<='d0; else cnt<=cnt+'d1; end endmodule //仿真代码 moduletest_t5; //Inputs regclk; regrst_n; //Outputs wireclk_div4; //InstantiatetheUnitUnderTest(UUT) t5uut( .clk(clk), .rst_n(rst_n), .clk_div4(clk_div4) ); initialbegin //InitializeInputs clk=0; rst_n=0; //Wait100nsforglobalresettofinish #100; rst_n=1; //Addstimulushere end always#5clk=~clk; endmodule
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